数字频率计测频系统毕业设计论文

概述

VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。
本文用VHDL在CPLD器件上实现一种2b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。
关键词：数字频率计 测频系统 设计论文

目 录

摘要………………………………………………………………………1
前言…………………………………………………………………… 2
目录…………………………………………………………………… 3
第一章 设计目的……………………………………………………… 5
1.1设计要求…………………………………………………… 5
1.2设计意义…………………………………………………… 5
第二章 设计方案……………………………………………………… 6
第三章 产生子模块…………………………………………………… 7
3.1分频模块…………………………………………………… 7
3.2分频模块源代码……………………………………………… 7
3.3 仿真及波形图………………………………………………… 8
第四章 计数模块……………………………………………………… 9
4.1．计数模块分析………………………………………………… 9
4.2．计数模块源代码……………………………………………… 9
4.3计数模块的仿真及波形图……………………………………… 11
第五章 显示模块…………………………………………………… 11
5.1 七段数码管的描述…………………………………………… 12
5.2 八进制计数器count8的描述………………………………… 12
5.3 七段显示译码电路的描述…………………………………… 13
5.4计数位选择电路的描述……………………………………… 15
5.5总体功能描述……………………………………………… 16
5.6显示模块的仿真及波形图…………………………………… 17
第六章 顶层文件………………………………………………… 17
6.1 顶层文件设计源程序………………………………………… 17
6.2顶层文件的仿真及波形图……………………………………… 18
结语………………………………………………………… 19
参考文献…………………………………………………… 20
致谢………………………………………………………… 21
附件………………………………………………………… 22