串行借口中接收逻辑的设计

该系统体现出该串行接口是8位接口，数据缓冲区的大小是一个字节，即接口每次只能保存一个字节的接收数据，需要等CPU取走缓冲区的数据后才能接收后面的串行数据。设计串行接口中的接收控制逻辑，并设计模拟波形图以体现全部。
该接口从外界（用户）得到串行数据、时钟信号、两位地址，对外（给cpu）输出八位数据和中断信号。系统内部还包括了片选控制信号，读、写控制信号等控制信号，共同完成对一个串行接口控制逻辑的设计。对各部分当读仿真，并利用元件例化的方法实现整体设计。